DPSD算法的FPGA高效實(shí)現(xiàn)

摘要： 為有效降低實(shí)際應(yīng)用中多通道低頻正余弦信號(hào)以及高頻正余弦信號(hào)的DPSD檢測算法對(duì)DSP處理能力的過高要求,分析了數(shù)字信號(hào)處理硬件一般架構(gòu),提出基于現(xiàn)場可編程門陣列(FPGA)的DPSD算法實(shí)現(xiàn)的2種有效架構(gòu)。針對(duì)多通道檢測,該架構(gòu)能夠顯著降低硬件資源消耗;針對(duì)高頻檢測,架構(gòu)最大可實(shí)現(xiàn)采樣率為系統(tǒng)時(shí)鐘。該結(jié)構(gòu)在FPGA A3P400實(shí)現(xiàn)最大70Mbit/s的采樣率,能夠極大地降低DSP在高采樣率時(shí)DPSD的計(jì)算負(fù)擔(dān)。討論了設(shè)計(jì)思路與方法以及新設(shè)計(jì)在FPGA中的實(shí)現(xiàn),給出詳細(xì)的硬件結(jié)構(gòu)、有限狀態(tài)機(jī)(FSM)圖、FPGA硬件資源消耗以及仿真測試結(jié)果。這2種基于FPGA的DPSD架構(gòu)具有靈活的可配置性,在保證計(jì)算精度的同時(shí),可滿足不同的通道數(shù)量以及速率檢測需求。 （共5頁）